Protection and safety framework for on-chip communications and Mixed-Critical Cyber-Physical Systems

The Internet of Things (IoT), an emerging global network of uniquely identifiable embedded computing devices within the existing Internet infrastructure, is transforming how we live and work by increasing the connectedness of people and things on a scale that was once unimaginable. In addition to increased communication efficiency between connected objects, the IoT also brings new security and privacy challenges. The security requirements for the huge base of connected embedded devices are distinct on account of their limited memory, constrained middleware, and low computing power. Security is the new differentiator for embedded and IoT devices. At the on-chip level, several security features enhance the protection of a system by implementing access control to critical resources, by tamper and fault detection, by side-channel protection, and by protection against reverse engineering and IP theft. The thesis targets the design of on-chip system by implementing a methodology that ensures safety and security by design. This methodology is enabled by a framework developed to extend system capabilities so as to control the concurrent effects of security threats on the system behavior focusing on hardware level protection. We present the hardware architecture Framework, that combines Translation and Allocation Memory Management Unit (TAMMU) utilized in heterogeneous SoCs that support full virtualization integrated with a hardware protection architecture (MSU). These hardware enhancements focus on isolating physical memory compartments by applying access rules; thus, we allow dynamic security policies to be enforced at the hardware for protection against untrustworthy hardware or software components. On the other hand, Networks-on-Chip manage the traffic injection rate mainly by employing complex techniques; either back-pressure based low-control mechanisms or rate-control of traffic load (i.e. traffic shaping). This work proposes such a Traffic Shaper Module that supports both monitoring and traffic control at the on-chip network interface or the memory controller. The advantage of this Traffic Shaper Module is that proposed security framework provides guaranteed memory bandwidth to the critical applications by limiting traffic of non-critical tasks. The system is developed in the Xilinx ZYNQ7000 System-on-Chip while the measurements were captured on a Zed-board development board. By enabling the Traffic Shaper in our architecture, we achieved ne-grain bandwidth control with negligible overhead, while providing bandwidth of only 0.5-5 percent less than the theoretical specified bandwidth The proposed TAMMU architecture offers unique innovative features supporting multiple concurrently active virtual machine instances (VMs) with zero-latency world-context switching and enabling address translation services for up to a thousand virtual domains while serving multiple devices. At the same the proposed design allows for serving multiple address translation requests in parallel and per domain Translation Look-aside Buffer (TLB) invalidation. Proposed architecture is innovative in relation to the state of the art as it combines enabling address translation services with the capability that the proposed security framework provides guaranteed memory bandwidth and memory protection. The combination of these two complex features is not supported in previous systems. We prove that despite the increased need for hardware, our design manages to keep resource utilization at least at the same level as other known technologies implemented in modern systems. Significant differentiation, favorable to our architecture, is also achieved in performance compared to the state of the art. The need for comparisons with alternative architectures made it necessary to integrate our system into the Xilinx XC5VLX110T FPGA platform as well. The thesis is organized as follows. An overview of state of the art is given in Introduction section. The techniques that our framework include and its features are described in Section 2, followed by full system overview in Section 3. In Section 4, the testing of Framework and the performance and resource requirements are discussed. In Section 5, comparison with the State of the Art presented. A healthcare example is given in Section 6. Finally, Section 7 concludes the thesis.

L'Internet of Things (IoT), una rete globale emergente di dispositivi elettronici embedded identificabili in modo univoco all'interno della rete Internet, sta trasformando il modo in cui viviamo e lavoriamo aumentando la connessione di persone e cose su una scala che un tempo era inimmaginabile. Oltre a una maggiore efficienza di comunicazione tra gli oggetti connessi, l'IoT comporta anche nuove sfide in termini di sicurezza e privacy. La specifica della sicurezza deve essere implementata in dispositive IoT che hanno il vincolo di memoria limitata, middleware vincolato, bassa potenza di calcolo e basso consumo. La sicurezza è uno degli aspetti fondamentali che differenzia l’IoT dai generici dispositivi embedded. L'implementazione hardware su circuito integrato di diverse funzionalità di sicurezza migliora la protezione di un sistema implementando il controllo degli accessi a risorse critiche, il rilevamento di manomissioni e guasti, la protezione dei canali laterali e la protezione contro il reverse engineering e il furto di IP. La presente tesi ha come obiettivo la definizione di una metodologia di progettazione hardware che garantisca sicurezza e protezione. Questa metodologia è stata implementata in un framework sviluppato per estendere le capacità del sistema al controllo delle minacce alla sicurezza del sistema attraverso una protezione a livello hardware. In questa tesi presentiamo il framework dell'architettura hardware, che combina la TAMMU (Translation and Allocation Memory Management Unit) utilizzata in SoC eterogenei che supportano la virtualizzazione integrata con un'architettura di protezione hardware (MSU). Questi miglioramenti hardware si concentrano sull'isolamento dei compartimenti della memoria fisica applicando regole di accesso. Il framework, pertanto, consente l'applicazione di politiche dinamiche di sicurezza sull'hardware per la protezione da componenti hardware o software non affidabili. D'altra parte, nelle Networks-on-Chip la velocità di iniezione del traffico è gestita principalmente impiegando tecniche complesse. Questo lavoro propone un Traffic Shaper Module che supporta sia il monitoraggio che il controllo del traffico sull'interfaccia di rete su chip o sul controller di memoria. Il vantaggio di questo Traffic Shaper Module è che garantisce una larghezza di banda di memoria alle applicazioni critiche limitando il traffico di attività non critiche. Il sistema è sviluppato hardware Xilinx ZYNQ7000 system-on-chip, mentre le misurazioni sono state acquisite su una scheda di sviluppo Xilinx Zed-board. Abilitando il Traffic Shaper nella nostra architettura, abbiamo raggiunto il controllo della larghezza di banda con un sovraccarico trascurabile, fornendo allo stesso tempo una larghezza di banda dello 0,5-5 per cento in meno rispetto alla larghezza di banda teorica specificata. L'architettura TAMMU proposta offre funzionalità innovative uniche che supportano più istanze di macchine virtuali (VM) simultaneamente attive con commutazione del contesto con latenza zero e abilitando i servizi di traslazione degli indirizzi per un massimo di mille domini virtuali mentre servono più dispositivi. Allo stesso tempo, il progetto proposto consente di soddisfare più richieste di traslazione di indirizzi in parallel e una in invalidazione per dominio del Translation Look-aside Buffer (TLB). L’architettura proposta è innovative rispetto allo stato dell’arte in quanto combina i servizi di enabling address translation con una larghezza di banda di memoria garantita e protesione della memoria. L’implementazione sulla piattaforma programabile FPGA Xilinx XC5VLX110T ha permesso il confronto con architetture alternative. La tesi è organizzata nel seguente modo: lo stato dell’arte è presentato nell’introduzione. Le caratteristiche del framework proposto sono descritte nella Sezione 2. La viosione generale del Sistema è presentato nella Sezione 3. La Sezione 4 riporta il test del sistema con la valutazione delle performances e le risorse richieste. Un confronto con le prestazioni di altre architetture è presentato nella Sezione 5.Un esempio applicativo sull’healtcare è presentato nella Sezione 6. Infine, la Sezione 7 riporta le conclusioni.